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slave 모듈에 연결될 마스터 모듈을 만들려고 합니다. 위와같이 코드를 실행했는데 다음과 같이 에러가 발생했습니다.
always @(posedge axi_clk or negedge axi_reset_n)
if (aximast_start) begin
axislv_rvalid <= 1'b1; // aximast_start에 따라 axislv_rvalid 설정
axislv_rdata <= aximast_rdata;
end
else if(axislv_rready==1'b1)begin
axislv_rvalid <= 1'b0;
end //마스터가 슬레이브에게 rvalid와 rdata를 보내는 신호.
endmodule
이 부분에서
Illegal reference to net "axislv_rvalid".
Illegal reference to net "axislv_rdata". Illegal reference to net "axislv_rvalid".
라고 에러가 뜹니다. 무언가 rvalid,rdata,rvalid의 변수형태 선언에 에러가 있는것 같은데 형태를 reg,wire등 바꿔봐도 해결이 되질 않습니다. 뭐가 문제일까요? 해결방법은 뭘까요?
